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(资料图片仅供参考)
胶合双核(胶合四核比双核快多少)
昨天CFan报道英特尔未来将推出十六核的第十二代酷睿处理器(详见“你见过8+8+1架构吗！英特尔12代酷睿居然抄袭ARM？》)。但是很多朋友担心这次是“胶水”多核，一提到“胶水”就觉得很Low。其实现在的处理器市场，胶水已经泛滥了，并没有我们想象的那么不堪。
来自“胶水”的多核
现在我们都知道，在大多数情况下，处理器的性能与核的数量成正比，多核与单核“厮混”也是理所当然的。
但是，如何(通过封装技术)将更多的内核塞进一个芯片？这个问题一度困扰整个半导体行业。
把时间拨回到1995年奔腾Pro诞生前夕，被落后的制造工艺(350nm~500nm)拖累，别说一个芯片中的双核设计，就连高速的L2缓存单元也无法与计算核心同时共存于一个晶圆颗粒中。
所以当时英特尔的解决方案是用两个晶圆粒，分别用来制造计算核心和L2，然后一起封装在一个CPU基板上，最后制造出奔腾Pro。而这种将两片晶圆“胶合”在一起的设计，就是“胶合双核”概念的最早来源。
未来，英特尔将进一步开发“胶水”的设计——首先是D”(奔腾D双核处理器，带两个单核，然后是Core 2四核处理器，带两个双核。“胶水”的技术和配方在不断成熟，这种“胶水”的多核处理器性能也在不断提升。
当然，这种胶水糊的多核处理器还是有争议的。当年有一场关于“真假双核”、“真假四核”的讨论，总的结论是“真多核”的性能大多领先于“假多核”，以至于大家都瞧不起“胶水多核”。
时至今日，类似的“胶水”技术在处理器领域依然风生水起，但并不局限于简单的CPU单元，而是可以“胶水”更多的模块。
“胶水”技术再次繁荣起来。
所谓“胶”，主要是指MCM (MCM-Multichip Module)技术，可以在同一多层互连基板上组装多个芯片等单元，然后进行封装，从而形成高密度、高可靠性的微电子元器件。
之一代core Westmere处理器将CPU和GPU封装在同一块基板上，通过QPI总线连接。
继Pentium Pro、Pentium D、Core 2 Quad之后，英特尔也相继采用MCM技术封装组合CPU与GPU、CPU与PCH、CPU与eDRAM cache。
从第二代酷睿开始，英特尔已经将内存控制器、PCI控制器和GPU集成到单个CPU芯片中。从第四代移动核心Haswell开始，英特尔将PCH南桥芯片和CPU封装在同一个基板上。
集成Iris的28W处理器，其中较小的芯片是eDRAM cache。
AMD也没闲着。
进入Zen架构时代后，AMD还在锐龙锐龙和EPYC骁龙处理器上引入了MCM技术(官方称为CCX多核架构)。它们可以在一个基板上封装多个CPU管芯，每个CPU管芯集成多达8核16线程的CPU、32MB L3缓存等单元。
要获得更多的物理内核和性能，您只需匹配不同数量的CPU芯片。
I/O管芯单元为14nm，CPU管芯单元为10nm，同一基板上的不同管芯采用MCM技术胶合封装。
类似的“胶合多核”也可以在英特尔最新的Cascade Lake-AP 48核处理器中找到，它本质上是两个24核Cascade Lake处理器通过MCM技术组合而成，并不是原生的48核处理器。
虽然历史上“胶水多核”的名声很不好，但是这项技术在今天有重生的趋势。原因是摩尔定律逐渐失效，增频增核之路越来越艰难。
理论上，将CPU、GPU、缓存、I/O等控制器封装在同一个晶圆芯片(单片电路)上是最完美的。然而，随着半导体技术逐渐接近物理极限，需要更多的核心和更高的频率。集成所有常见功能模块包括CPU、PCH、I/O单元、DDR内存控制器、PCIe控制器和IF控制器的成本不能太高——纯粹是。
因此。在现有技术水平下，最经济可行的解决方案是异构MCM。
但处理器基板面积有限，表面多芯片间通信仍存在延迟隐患，这就需要处理器厂商优化封装工艺，引入更高速的总线接口。
包装技术的三维进化
把不同的功能模块单元粘在同一块基板上看似容易，现实却困难重重。
比如不是所有的功能模块都需要更先进的技术。CPU和GPU and，内存控制器14nm就够了。如果你想把这些不同技术的芯片集成在一起，你得降低成本，保证良品率，这是传统2D封装技术做不到的，于是你有了2.5D封装技术。
至于2.5D封装技术，比较知名的解决方案主要是T *** C的“InFO”(集成扇出)和英特尔的“EMIB”(嵌入式多芯片互连桥)。前者可以用低成本的有机封装链接芯片，但密度不如EMIB的。
另外。AMD在Fury X显卡中首次商用的HBM显存技术，以及新一代锐龙处理器的7nm CPU管芯和14nm I/O管芯单元分离的设计，也通过使用2.5D封装将GPU核心和HBM核心集成在一个底座上。
我们可以把以Intel EMIB为代表的2.5D封装技术理解为“平板版”的乐高积木，可以在一个固定大小的平面上水平固定不同风格和大小的积木。
在处理器领域，这些积木块变成了不同工艺制成的不同功能模块，比如7nm工艺的CPU，10nm工艺的GPU，14nm工艺的I/O单元，22nm工艺的通信单元等等。
EMIB的意义在于，不同工艺的芯片可以组合在同一个基板的封装中。同时，EMIB具有正常封装良率、无需额外工艺、设计简单的优点。
英特尔和AMD联合打造的“Kaby Lake-G”平台处理器(CPU采用CoffeeLake-H架构，GPU采用AMD Vega架构，4GB HBM2内存)和Stratix 10 FPGA是EMIB技术的之一个预览版。
问题来了。2.5D封装技术可以容纳多少功能模块取决于基板的尺寸。对于大多数处理器的芯片尺寸来说，空总是不够用。
此时，我们需要一种类似于“三维版”的乐高积木，可以像盖楼一样，将所有需要的功能模块垂直一层一层地堆积起来。
引领未来的3D封装技术
说到芯片堆叠，很多朋友可能会想到智能手机——几乎所有的新手机都选择在处理器芯片上覆盖内存芯片，以节省主板空。堆叠还可以使处理器和存储器之间的引线长度最短，从而减少线路噪声、访问延迟和功率损耗。这种手机领域的内存和处理器“堆叠阿罗汉”设计，就是PoP (Component Stacking Assembly)，不是3D封装，而是“堆叠”，属于多成品芯片之间的一种焊接技术。
真正的“3D封装”应该是晶圆对晶圆键合)3D IC制造技术。目前，符合这一标准的技术主要是T *** C拥有的“SoIC”和英特尔推动的“fo veros”3D封装技术。
让我们来看看T *** C的SoIC技术。这是基于CoWoS和多晶片堆叠技术开发的新一代创新封装技术。它使用硅通孔(TSV)技术来集成各种具有不同属性的相邻芯片。用于粘合的机密材料(据称价值数十亿美元)可以通过微小的孔隙直接与多层芯片进行通信，可以降低厚度，提高许多倍的性能。
英特尔的Foveros技术的原理是通过TSV和微凸点技术堆叠其他晶圆芯片和微芯片。
它可以将EMIB封装技术中只能分布在一个平面上的功能模块垂直立体堆叠在一起，在牺牲一点厚度的前提下，进一步压缩处理器基板的尺寸。
以Intel Lakefield处理器为例，它在一个12mm×12mm的面积内集成了一个10nm工艺的Sunny Cove架构CPU核，4个10nm工艺的Tremont架构CPU核，以及LPDDR4内存控制器、L2和L3缓存以及Gen11 GPU单元。
Lakefield处理器、主板和笔的尺寸比较
3D封装技术作为目前更先进的“胶水”，可以在更小的芯片中集成更多的功能模块。
但是在制造工艺接近物理极限、异构计算大行其道、更多不同类型的芯片需要集成在一起的大环境下，SoIC和Foveros似乎都存在一些不足。
为了实现基于封装技术在更小的基板上集成多种类型小芯片的SoC系统级单芯片的梦想，英特尔提供了“终极胶水”——结合2.5D封装EMIB和3D封装Foveros技术优势的“Co-EMIB”方案。它可以水平拼接多个芯片，同时可以在任意一个芯片表面继续堆叠高楼，通过全方位互联(MDIO)技术。
值得一提的是，AMD在推出HBM内存产品，实现GPU芯片和内存芯片的2.5D一体化封装后，很快就会跟进3D封装技术。主要目标是通过TSV(硅穿孔)将DRAM/SRAM和处理器(CPU/GPU)集成到一个芯片上。虽然形式上类似于手机领域的PoP封装处理器+内存颗粒，但底层技术更先进。
总之，在异构计算时代，“胶水多核”不再是被嘲笑的对象，而是符合历史发展趋势的必然选择。然而，更多的芯片借助封装技术被灵活“封装”后，需要面对更严峻的散热问题。开发者需要更细致地考虑系统结构(甚至影响系统的物理结构和芯片的核心架构)，以适应和调整各种热点。
